【ZiDongHua 之“設(shè)計(jì)自動(dòng)化”收錄關(guān)鍵詞： 芯和半導(dǎo)體 工業(yè)軟件 EDA 】
　　
　　AI算力爆發(fā)下的Chiplet革命：芯和半導(dǎo)體EDA工具如何應(yīng)對(duì)先進(jìn)封裝挑
　　
　　7月3日—5日，2025第九屆集微半導(dǎo)體大會(huì)在上海張江科學(xué)會(huì)堂盛大召開。本屆大會(huì)以“張江論劍 共贏浦東 芯鏈全球”為主題，吸引了全球半導(dǎo)體產(chǎn)業(yè)領(lǐng)袖、技術(shù)專家和企業(yè)家齊聚一堂，共商行業(yè)發(fā)展大計(jì)。
　　
　　國(guó)內(nèi)集成系統(tǒng)設(shè)計(jì)EDA專家芯和半導(dǎo)體產(chǎn)品應(yīng)用總監(jiān)蘇周祥受邀出席集微EDA IP工業(yè)軟件論壇，并發(fā)表《集成系統(tǒng)EDA賦能加速Chiplet設(shè)計(jì)與仿真》主題演講，介紹了在“AI驅(qū)動(dòng)半導(dǎo)體設(shè)計(jì)變革“背景下Chiplet先進(jìn)封裝發(fā)展的最新趨勢(shì)與挑戰(zhàn)，并重點(diǎn)闡述了芯和半導(dǎo)體如何憑STCO集成系統(tǒng)設(shè)計(jì)理念、為Chiplet先進(jìn)封裝技術(shù)帶來(lái)設(shè)計(jì)仿真端到端流程EDA解決方案。
 
　　
　　芯和半導(dǎo)體產(chǎn)品應(yīng)用總監(jiān) 蘇周祥
　　
　　01
　　
　　AI驅(qū)動(dòng)芯片設(shè)計(jì)變革：
　　
　　算力爆發(fā)催生Chiplet革命
　　
　　大會(huì)上，蘇周祥指出：AI模型的持續(xù)迭代使得應(yīng)用從云端向終端滲透，推動(dòng)算力成為“第四類基礎(chǔ)資源”。數(shù)據(jù)顯示，英偉達(dá)AI算力8年提升超1000倍，HBM4傳輸速率達(dá)8Gb/s；2026年全球數(shù)據(jù)中心耗電量將接近日本全年用電量。傳統(tǒng)SoC芯片面臨性能、存儲(chǔ)、功耗等“多重高墻”，而Chiplet異構(gòu)集成技術(shù)成為破局關(guān)鍵——預(yù)計(jì)2030年3D封裝晶體管規(guī)模將超萬(wàn)億（達(dá)傳統(tǒng)SoC單片數(shù)量的5倍），芯片尺寸極限提高至4~6倍光罩面積。
　　
　　蘇周祥以當(dāng)前市場(chǎng)上搭載NPU（神經(jīng)網(wǎng)絡(luò)處理單元）模塊的AI PC為例， 認(rèn)為AI算力模塊正加速下沉到終端設(shè)備，但殺手級(jí)應(yīng)用仍有待深入挖掘客戶需求進(jìn)行開發(fā)。當(dāng)前在HBM、LPDDR5X、電力供給等環(huán)節(jié)，業(yè)界已在持續(xù)推動(dòng)性能突破。
　　
　　02
　　
　　Chiplet先進(jìn)封裝的設(shè)計(jì)困局：
　　
　　設(shè)計(jì)復(fù)雜度與多物理場(chǎng)協(xié)同仿真挑戰(zhàn)
 
　　
　　變革往往同時(shí)帶來(lái)機(jī)遇與挑戰(zhàn)。Chiplet先進(jìn)封裝設(shè)計(jì)就面臨設(shè)計(jì)復(fù)雜度呈指數(shù)級(jí)攀升等難題。“集成芯粒數(shù)量劇增，迭代周期縮短至年級(jí)單位。” 以AMD針對(duì)2.5D/3D架構(gòu)推出的“一年一迭代”的產(chǎn)品升級(jí)策略為例，其2025年即將發(fā)布的3nm制程MI350加速器通過(guò)10個(gè)以上Chiplet的異構(gòu)集成和超過(guò)10,000條高密度互連走線實(shí)現(xiàn)性能突破，標(biāo)志著先進(jìn)封裝技術(shù)已步入超大規(guī)模系統(tǒng)級(jí)整合階段。
　　
　　蘇周祥強(qiáng)調(diào)，2.5D/3D堆疊技術(shù)因總熱功耗增加、熱分布不均、封裝導(dǎo)熱不暢等問(wèn)題，同時(shí)又存在復(fù)雜的多物理場(chǎng)耦合效應(yīng)，給熱設(shè)計(jì)管理提出了更高的要求。傳統(tǒng)EDA工具難以支持系統(tǒng)級(jí)分析流程、大容量仿真規(guī)模和高精度高效求解需求，亟需市場(chǎng)提供新的設(shè)計(jì)分析平臺(tái)，統(tǒng)一架構(gòu)布局與多場(chǎng)仿真&系統(tǒng)驗(yàn)證的雙項(xiàng)目任務(wù)管理，提高芯片設(shè)計(jì)的優(yōu)化迭代效率。
 
　　
　　03
　　
　　基于STCO構(gòu)建，芯和針對(duì)Chiplet封裝
　　
　　量身打造集成系統(tǒng)EDA平臺(tái)
　　
　　針對(duì)這些挑戰(zhàn)，芯和半導(dǎo)體基于STCO集成設(shè)計(jì)理念，推出覆蓋Chiplet先進(jìn)封裝全流程的EDA平臺(tái)。
　　
　　設(shè)計(jì)端到端覆蓋
　　
　　支持從中介層RDL布線、原理圖設(shè)計(jì)、版圖優(yōu)化到封裝庫(kù)管理的全鏈路設(shè)計(jì)閉環(huán)。
　　
　　多物理場(chǎng)協(xié)同仿真
　　
　　提供Chiplet工藝PDK與跨尺度電磁仿真（SI/PI）；
　　
　　實(shí)現(xiàn)電-熱-應(yīng)力耦合分析與流體散熱仿真（CFD）；
　　
　　支持Interposer及封裝基板的多場(chǎng)景驗(yàn)證與后處理優(yōu)化。
　　
　　云端高效賦能
　　
　　通過(guò)智能布線引擎與集群加速，提升仿真效率10倍，動(dòng)態(tài)優(yōu)化高功耗設(shè)計(jì)。
　　
　　04
　　
　　構(gòu)建系統(tǒng)級(jí)EDA生態(tài)，賦能AI硬件落地
　　
　　蘇周祥進(jìn)一步介紹，芯和半導(dǎo)體的EDA工具已憑借多重優(yōu)勢(shì)廣泛服務(wù)于國(guó)內(nèi)外領(lǐng)先的芯片設(shè)計(jì)企業(yè)和系統(tǒng)廠商。
　　
　　自主研發(fā)的高精度求解器：完全自主知識(shí)產(chǎn)權(quán)的高精度求解器；
　　
　　模型接口豐富：支持多種版圖文件格式導(dǎo)入和布線分析模板，支持多物理環(huán)境下電/熱/結(jié)構(gòu)屬性設(shè)置；
　　
　　高效高質(zhì)量網(wǎng)格剖分：支持2D/3D/六面體/三棱柱網(wǎng)格類型和自動(dòng)化的 Speed/ Accuracy 剖分策略；
　　
　　豐富的后處理：集成多種標(biāo)準(zhǔn)接口（HBM/PCIe）協(xié)議規(guī)范，可自動(dòng)生成分析報(bào)告和加載歷史結(jié)果；
　　
　　一體化設(shè)計(jì)仿真平臺(tái)：支持接入芯和電子系統(tǒng)設(shè)計(jì)仿真體系，幫助用戶基于 STCO 理念構(gòu)建一站式端到端的產(chǎn)品研發(fā)流程與平臺(tái)。
　　
　　芯和半導(dǎo)體將持續(xù)深耕集成系統(tǒng)EDA領(lǐng)域，致力于打造“芯片—封裝—板卡—機(jī)架—數(shù)據(jù)中心集群”的AI硬件系統(tǒng)端到端設(shè)計(jì)仿真EDA解決方案，助力全球AI硬件系統(tǒng)的高效落地。“我們將持續(xù)深化全棧仿真能力，構(gòu)建面向AI Chiplet的EDA全流程工具鏈，加速生態(tài)協(xié)同創(chuàng)新。”
　　
　　以上文章來(lái)源于愛(ài)集微APP，作者孫樂(lè)戰(zhàn)