【ZiDongHua 之設(shè)計(jì)自動(dòng)化收錄關(guān)鍵詞： 北京大學(xué)  自動(dòng)駕駛  機(jī)器人   集成電路  EDA】
　　
　　新聞 | 無錫北京大學(xué)EDA研究院共5篇論文在ICCAD 2023大會(huì)發(fā)表
　　
　　近日，以無錫北京大學(xué)EDA研究院為完成單位的5篇論文在美國(guó)舊金山舉行的第42屆國(guó)際計(jì)算機(jī)輔助設(shè)計(jì)會(huì)議（ICCAD 2023）上發(fā)表，向國(guó)際電子設(shè)計(jì)自動(dòng)化（EDA）領(lǐng)域的同行展示了無錫北京大學(xué)EDA研究院最新的研究成果。這5篇論文內(nèi)容涉及EDA算法和物理后端設(shè)計(jì)，人工智能調(diào)度、映射和加速器設(shè)計(jì)方法隱私計(jì)算等多個(gè)學(xué)術(shù)前沿領(lǐng)域。林亦波研究員還獲得了首屆最佳審稿人獎(jiǎng)。
　　
　　
　　
　　圖：林亦波研究員獲得ICCAD首屆最佳審稿人獎(jiǎng)
　　
　　PART 01
　　
　　考慮二階信息的宏模塊布局
　　
　　優(yōu)化技術(shù)
　　
　　宏模塊布局是大規(guī)模集成電路物理設(shè)計(jì)中的關(guān)鍵環(huán)節(jié)，也是近年來備受關(guān)注的問題。由于宏模塊占據(jù)了芯片版圖大量面積，對(duì)最終設(shè)計(jì)的性能影響巨大。近年來，不少研究嘗試?yán)萌斯ぶ悄芑蚪馕龇椒ǜ倪M(jìn)宏模塊布局，這些方法都依賴混合尺寸布局引擎作為內(nèi)核。然而，現(xiàn)有的混合尺寸布局內(nèi)核存在穩(wěn)定性差、不易收斂的問題。林亦波研究員團(tuán)隊(duì)提出了一種改進(jìn)的混合尺寸布局引擎內(nèi)核，實(shí)現(xiàn)魯棒布局收斂和宏模塊合法化，并在MMS、ISPD2005和TILOS測(cè)試用例上分別達(dá)到了6.5%、29.6%和33.3%的線長(zhǎng)優(yōu)化。通過將該內(nèi)核集成到英偉達(dá)AutoDMP宏模塊布局工具中，提高了帕累托前沿的搜索性能。該工作以《Stronger Mixed-Size Placement Backbone Considering Second-Order Information》為題發(fā)表（博士生陳一帆為第一作者，林亦波研究員為通訊作者）。
　　
　　PART 02
　　
　　AI與異構(gòu)計(jì)算加速物理設(shè)計(jì)
　　
　　優(yōu)化技術(shù)
　　
　　布線擁塞和時(shí)序是集成電路物理設(shè)計(jì)中關(guān)注的重要指標(biāo)。隨著設(shè)計(jì)復(fù)雜度增加，擁塞和時(shí)序問題日益凸顯。傳統(tǒng)基于CPU的擁塞和時(shí)序分析方法往往在8-16線程即達(dá)到飽和，難以通過增加CPU線程繼續(xù)提升效率，導(dǎo)致設(shè)計(jì)優(yōu)化效率低下。林亦波研究員團(tuán)隊(duì)提出利用AI建模技術(shù)和GPU異構(gòu)并行加速擁塞和時(shí)序優(yōu)化，并克服傳統(tǒng)設(shè)計(jì)流程各環(huán)節(jié)之間的信息依賴。進(jìn)一步在開源AI for EDA數(shù)據(jù)集CircuitNet上進(jìn)行了驗(yàn)證，實(shí)現(xiàn)了高效擁塞和時(shí)序優(yōu)化。該工作為ICCAD邀請(qǐng)報(bào)告，并以《Accelerating Routability and Timing Optimization with Open-Source AI4EDA Dataset CircuitNet and Heterogeneous Platforms》為題發(fā)表（博士生江循和郭資政為共同第一作者，林亦波研究員為通訊作者）。
　　
　　PART 03
　　
　　可靠性增強(qiáng)的神經(jīng)網(wǎng)絡(luò)加速器
　　
　　數(shù)據(jù)流優(yōu)化算法
　　
　　隨著近年來深度學(xué)習(xí)的快速發(fā)展，硬件加速器越來越多地應(yīng)用于自動(dòng)駕駛、機(jī)器人等安全關(guān)鍵的領(lǐng)域。然而，加速器通常采用先進(jìn)的工藝節(jié)點(diǎn)制造來提高性能和能效，但也更容易受到工藝、電壓、溫度和老化（PVTA）變化的影響而產(chǎn)生時(shí)序錯(cuò)誤。通過重新審視時(shí)序錯(cuò)誤的物理來源，發(fā)現(xiàn)加速器中的大部分時(shí)序錯(cuò)誤是由一種特定的輸入模式導(dǎo)致的，我們稱之為關(guān)鍵輸入模式。為了提高加速器對(duì)于時(shí)序錯(cuò)誤的魯棒性，提出了一種可靠性增強(qiáng)的加速器數(shù)據(jù)流優(yōu)化技術(shù)（READ），從而有效減少時(shí)序錯(cuò)誤。READ通過探索將訓(xùn)練好的深度神經(jīng)網(wǎng)絡(luò)映射到加速器時(shí)的最優(yōu)計(jì)算順序，來減少關(guān)鍵輸入模式的出現(xiàn)。在VGG和ResNet上的實(shí)驗(yàn)結(jié)果表明，READ平均將時(shí)序錯(cuò)誤率（TER）降低7.8倍。該工作以《READ: Reliability-Enhanced Accelerator Dataflow Optimization using Critical Input Pattern Reduction》為題發(fā)表（張作棟博士后為第一作者，李萌研究員為通訊作者）。
　　
　　PART 04
　　
　　面向邊緣設(shè)備的高效內(nèi)存
　　
　　感知調(diào)度算法
　　
　　在資源受限的邊緣端設(shè)備上進(jìn)行深度神經(jīng)網(wǎng)絡(luò)（DNN）推理時(shí)，考慮內(nèi)存的網(wǎng)絡(luò)調(diào)度變得越來越重要。然而，由于神經(jīng)網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)十分復(fù)雜，考慮內(nèi)存的調(diào)度變得非常具有挑戰(zhàn)性。該論文提出了基于迭代計(jì)算圖優(yōu)化的高效考慮內(nèi)存的調(diào)度框架，采用了一種迭代圖融合算法，可以在保持調(diào)度最優(yōu)性的同時(shí)簡(jiǎn)化計(jì)算圖。進(jìn)一步提出了一個(gè)整數(shù)線性規(guī)劃模型，結(jié)合拓?fù)涓兄淖兞考糁Γ瑏砀咝У卣{(diào)度簡(jiǎn)化后的計(jì)算圖。在不同的網(wǎng)絡(luò)上評(píng)估了我們的方法與先前的算法的對(duì)比，并證明了該方法在所有的基準(zhǔn)測(cè)試中都優(yōu)于現(xiàn)有的技術(shù)，將峰值內(nèi)存占用量降低了13.4%以上。該工作以《Memory-aware Scheduling for Complex Wired Networks with Iterative Graph Optimization》為題發(fā)表（博士生仲書璋為第一作者，李萌研究員為通訊作者）。
　　
　　PART 05
　　
　　面向輕量級(jí)神經(jīng)網(wǎng)絡(luò)的高效
　　
　　同態(tài)加密打包算法
　　
　　輕量級(jí)神經(jīng)網(wǎng)絡(luò)，例如 MobileNetV2，EfficientNet等，以輕量的計(jì)算實(shí)現(xiàn)了最先進(jìn)的準(zhǔn)確率。然而，現(xiàn)有的基于同態(tài)加密的兩方計(jì)算框架并沒有針對(duì)這些網(wǎng)絡(luò)進(jìn)行優(yōu)化，導(dǎo)致了高昂的推理開銷。因此，該論文提出了Falcon，一種針對(duì)基于同態(tài)加密的兩方計(jì)算框架的有效的密集打包算法。Falcon采用了一種零感知的貪心打包算法和一種通信感知的算子切割策略，來提高逐深度卷積的打包密度。Falcon在算子級(jí)別較CrypTFlow2, Iron和Cheetah分別實(shí)現(xiàn)了超過 15.6 倍，5.1 倍和 1.8 倍的延遲降低。同時(shí)，在網(wǎng)絡(luò)級(jí)別，F(xiàn)alcon 在 Tiny Imagenet 數(shù)據(jù)集上分別實(shí)現(xiàn)了4.2% 的準(zhǔn)確率提升。該工作以《Falcon: Accelerating Homomorphically Encrypted Convolutions for Efficient Private Mobile Network Inference》為題發(fā)表（博士生許天識(shí)為第一作者，李萌研究員為通訊作者）。
　　
　　背景鏈接
　　
　　由電氣電子工程師學(xué)會(huì)（IEEE）和美國(guó)計(jì)算機(jī)學(xué)會(huì)（ACM）共同舉辦的國(guó)際計(jì)算機(jī)輔助設(shè)計(jì)會(huì)議（ICCAD）被公認(rèn)為EDA領(lǐng)域最重要的會(huì)議之一，享有很高的國(guó)際學(xué)術(shù)地位和廣泛的影響力。該會(huì)議是探索EDA研究領(lǐng)域新挑戰(zhàn)、展示前沿創(chuàng)新解決方案和識(shí)別新興技術(shù)的重要論壇，涵蓋了從器件和電路級(jí)到系統(tǒng)級(jí)的所有設(shè)計(jì)與自動(dòng)化主題、以及后CMOS設(shè)計(jì)等新型方向。ICCAD 2023為第42屆會(huì)議，于2023年10月29日至11月2日在美國(guó)舊金山舉行。
　　
　　無錫北京大學(xué)EDA研究院是在黃如院士的倡議和關(guān)懷下，由北京大學(xué)和無錫市高新區(qū)共同發(fā)起成立的民辦非企業(yè)單位。研究院以北京大學(xué)集成電路學(xué)院為依托，致力于EDA關(guān)鍵技術(shù)的研發(fā)，并積極推動(dòng)研究成果產(chǎn)業(yè)化，加速國(guó)內(nèi)EDA產(chǎn)業(yè)的發(fā)展，努力將研究院打造成為產(chǎn)學(xué)研相結(jié)合的重要平臺(tái)，成為國(guó)內(nèi)EDA產(chǎn)業(yè)乃至集成電路產(chǎn)業(yè)發(fā)展的重要引擎。