【ZiDongHua之設(shè)計(jì)自動(dòng)化收錄關(guān)鍵詞：合見(jiàn)工軟 智算芯片 自動(dòng)駕駛 數(shù)字孿生】
 
　　ICCAD 2024：智算未來(lái)，合見(jiàn)工軟打造國(guó)產(chǎn)智算芯片新基建
 
　　12月11日-12日，上海集成電路2024年度產(chǎn)業(yè)發(fā)展論壇暨第三十屆集成電路設(shè)計(jì)業(yè)展覽會(huì)（ICCAD-Expo 2024）成功舉辦，合見(jiàn)工軟在本次大會(huì)上全面展示了全系列EDA及IP產(chǎn)品。在高峰論壇上帶來(lái)針對(duì)智算芯片領(lǐng)域的產(chǎn)品策略，展位上展示了數(shù)字驗(yàn)證的全流程解決方案、全場(chǎng)景數(shù)據(jù)中心級(jí)的仿真驗(yàn)證平臺(tái)，針對(duì)芯片設(shè)計(jì)的可測(cè)性設(shè)計(jì)（DFT）平臺(tái)，系統(tǒng)級(jí)EDA平臺(tái)以及種類豐富的高速接口IP解決方案等，同時(shí)，合見(jiàn)工軟的技術(shù)專家們也在數(shù)字驗(yàn)證、封裝及IP的專題論壇帶來(lái)專業(yè)技術(shù)演講。
 
 
　　在大數(shù)據(jù)、云計(jì)算、人工智能等技術(shù)的發(fā)展下，當(dāng)今世界正在進(jìn)入智算時(shí)代。未來(lái)，智算芯片的需求特點(diǎn)將越來(lái)越多地體現(xiàn)為高性能計(jì)算、高精度計(jì)算、高能效比、高內(nèi)存帶寬、高互聯(lián)總線帶寬，大規(guī)模設(shè)計(jì)及先進(jìn)封裝等等。這對(duì)于芯片設(shè)計(jì)者來(lái)說(shuō)不可避免地成為新的挑戰(zhàn)，需要在性能提升、能效管理、系統(tǒng)優(yōu)化等多個(gè)維度上進(jìn)行探索，以突破算力墻、存儲(chǔ)墻、能耗墻、互聯(lián)墻等諸多方面的限制。
 
　　在12月11日召開(kāi)的ICCAD 2024高峰論壇上，合見(jiàn)工軟副總裁吳曉忠發(fā)表了“智算時(shí)代，合見(jiàn)工軟加速創(chuàng)新未來(lái)”的主題演講。吳曉忠指出，合見(jiàn)工軟將致力于智算時(shí)代的EDA創(chuàng)新戰(zhàn)略，支持為國(guó)產(chǎn)智算芯片公司提供“EDA+IP+系統(tǒng)級(jí)”的聯(lián)合解決方案，為智算時(shí)代智算芯片的開(kāi)發(fā)提供有力支持。
 
　　打造國(guó)產(chǎn)供應(yīng)鏈推動(dòng)智算產(chǎn)業(yè)發(fā)展
 
　　合見(jiàn)工軟作為自主創(chuàng)新的高性能工業(yè)軟件及解決方案提供商，在展會(huì)現(xiàn)場(chǎng)展示了與智算芯片相關(guān)的完整解決方案，包括EDA+IP+系統(tǒng)級(jí)方案等。在高峰論壇上，合見(jiàn)工軟副總裁吳曉忠也將演講的主題聚焦于智算時(shí)代給國(guó)產(chǎn)智算芯片帶來(lái)的機(jī)遇與挑戰(zhàn)。
 
　　吳曉忠指出，大模型算力在Scaling law(規(guī)模定律)的指導(dǎo)下，當(dāng)前流行的生成式AI大模型擁有從數(shù)十億到數(shù)千億參數(shù)，并使用萬(wàn)億級(jí)別的tokens進(jìn)行訓(xùn)練。2025年這種模式仍將延續(xù)，繼續(xù)以驚人的速度產(chǎn)生數(shù)據(jù)，推動(dòng)參數(shù)數(shù)量進(jìn)一步增加，使用數(shù)百萬(wàn)億級(jí)別的tokens進(jìn)行訓(xùn)練。
 
 
　　▲合見(jiàn)工軟副總裁吳曉忠
 
　　正是由于人工智能應(yīng)用的驅(qū)動(dòng)，人工智能訓(xùn)練算力需求自2010年起加速增長(zhǎng)，至2024年已增長(zhǎng)一億倍。隨著OpenAI o1和未來(lái)人工智能的技術(shù)突破會(huì)產(chǎn)生新的智算需求。根據(jù)統(tǒng)計(jì)數(shù)據(jù)，芯片公司的成長(zhǎng)已超過(guò)軟件公司，美國(guó)股市市值前10大公司有7家來(lái)自智算芯片設(shè)計(jì)業(yè)。
 
　　近年來(lái)，中國(guó)持續(xù)推進(jìn)智算芯片產(chǎn)業(yè)，以支撐人工智能的發(fā)展，預(yù)計(jì)中國(guó)智能算力規(guī)模2027年將達(dá)到1117.4EFLOPS。然而，隨著政治及地緣環(huán)境的變化，中國(guó)人工智能產(chǎn)業(yè)從設(shè)計(jì)、工具和制造等方面受到了多重限制。
 
　　“在此情況下，中國(guó)發(fā)展智算產(chǎn)業(yè)，必須充分利用自身優(yōu)勢(shì)，打造國(guó)產(chǎn)供應(yīng)鏈。”吳曉忠對(duì)此強(qiáng)調(diào)指出，“中國(guó)的智算主權(quán)要靠國(guó)產(chǎn)智算芯片公司提供，支持國(guó)產(chǎn)智算芯片公司的基礎(chǔ)設(shè)施既包括晶圓廠、裝備材料等硬件設(shè)施，也包括EDA工具、硅知識(shí)產(chǎn)權(quán)IP等軟件生態(tài)。”
 
 
　　合見(jiàn)工軟是國(guó)內(nèi)首家可以為高性能智算芯片設(shè)計(jì)提供“EDA+IP+系統(tǒng)級(jí)”聯(lián)合解決方案的工具供應(yīng)商。公司發(fā)布的創(chuàng)新產(chǎn)品涵蓋了數(shù)字驗(yàn)證全新硬件平臺(tái)、DFT全流程工具、PCB板級(jí)設(shè)計(jì)工具以及高速接口IP解決方案等多個(gè)領(lǐng)域。這些產(chǎn)品和解決方案的推出，不僅提升了國(guó)產(chǎn)EDA工具的技術(shù)水平，也為智算時(shí)代算力芯片的開(kāi)發(fā)提供了有力支持。
 
　　仿真驗(yàn)證平臺(tái)助力突破算力墻存儲(chǔ)墻限制
 
　　算力墻、存儲(chǔ)墻、能耗墻、互聯(lián)墻是智算時(shí)代芯片設(shè)計(jì)者面臨的重大限制和挑戰(zhàn)。為了滿足人工智能、數(shù)據(jù)中心、自動(dòng)駕駛等場(chǎng)景對(duì)大算力的廣泛需求，芯片尺寸和規(guī)模越來(lái)越大，單芯片晶體管多達(dá)百億甚至千億級(jí)別。同時(shí)，高階工藝和先進(jìn)封裝如Chiplet等技術(shù)的應(yīng)用，也大大增加了芯片的集成度與復(fù)雜度。這使芯片設(shè)計(jì)者不得不面臨更多限制與挑戰(zhàn)，也給EDA工具和IP提出更高要求。
 
　　在算力方面，設(shè)計(jì)公司面對(duì)的挑戰(zhàn)可歸納為復(fù)雜且快速發(fā)展的芯片設(shè)計(jì)需求，用戶既要考慮芯片面積的限制，還要考慮在有限單位面積中所采取的不同工藝，此外不同計(jì)算體系架構(gòu)里的整體運(yùn)行頻率也有限制。“這就要求驗(yàn)證工具除了必須為芯片設(shè)計(jì)開(kāi)發(fā)提供更快速準(zhǔn)確的編譯和更高效的調(diào)試能力，還必須具備更靈活、更統(tǒng)一的全場(chǎng)景驗(yàn)證平臺(tái)。這不僅可提升故障糾錯(cuò)效率和驗(yàn)證吞吐量，還能降低大規(guī)模復(fù)雜芯片流片的失效風(fēng)險(xiǎn)，并為軟硬件協(xié)同仿真驗(yàn)證提供強(qiáng)大的數(shù)字孿生能力。”吳曉忠指出。
 
　　針對(duì)這一需求趨勢(shì)，日前合見(jiàn)工軟推出全場(chǎng)景驗(yàn)證解決方案，其核心是創(chuàng)新的數(shù)據(jù)中心級(jí)全場(chǎng)景超大容量硬件仿真加速驗(yàn)證平臺(tái)UniVista Hyperscale Emulator。該平臺(tái)將硬件仿真系統(tǒng)的算力提升至數(shù)據(jù)中心級(jí)別，系統(tǒng)規(guī)模支持1.6億門(mén)到460億門(mén)可調(diào)，為國(guó)產(chǎn)自研硬件仿真器中首臺(tái)可擴(kuò)展至460億邏輯門(mén)設(shè)計(jì)的產(chǎn)品，其性能可對(duì)標(biāo)國(guó)際先進(jìn)產(chǎn)品。同時(shí)，該平臺(tái)大幅提升智算軟件開(kāi)發(fā)效率，具備完備的高速接口降速橋方案(SA)，具備完備的高速存儲(chǔ)模型方案(MMK)。
 
　　此外，合見(jiàn)工軟還推出新一代PD-AS原型驗(yàn)證平臺(tái)，采用AMD Versal™Premium VP1902 Adaptive SoC作為原型驗(yàn)證的基礎(chǔ)硬件平臺(tái)，擁有18.5M邏輯單元，等效邏輯門(mén)數(shù)達(dá)1億門(mén)；搭載高速serdes，擁有64lane GTYP和16lane GTM，GTYP的傳輸速度可達(dá)到32Gb/s，GTM的傳輸速度更可高達(dá)56Gb/s；更豐富的接口擴(kuò)展方案：集成2000+個(gè)XPIO，同時(shí)提供板載大容量DDR4存儲(chǔ)，配套大量的接口擴(kuò)展方案，覆蓋盡可能多的應(yīng)用場(chǎng)景。該平臺(tái)適用于智算中小規(guī)模芯片及子系統(tǒng)設(shè)計(jì)和驗(yàn)證，縮減測(cè)試進(jìn)程，加快芯片面市。
 
　　合見(jiàn)工軟上述兩大仿真驗(yàn)證平臺(tái)的推出，可為AI智算芯片提供從單卡到多卡組網(wǎng)的系統(tǒng)級(jí)功能及性能驗(yàn)證，有效填補(bǔ)了國(guó)內(nèi)大規(guī)模全場(chǎng)景硬件仿真系統(tǒng)的空白。
 
　　DFT平臺(tái)工具優(yōu)化架構(gòu)設(shè)計(jì)
 
　　無(wú)論是算力墻還是存儲(chǔ)墻，都是智算芯片中在數(shù)據(jù)處理和運(yùn)算過(guò)程中遭遇的重要挑戰(zhàn)，特別是在處理需要頻繁訪問(wèn)內(nèi)存的任務(wù)時(shí)，邏輯運(yùn)算與內(nèi)存速度不匹配的問(wèn)題尤為突出，往往成為制約智算芯片性能進(jìn)一步提升的關(guān)鍵因素。
 
　　“這需要在芯片設(shè)計(jì)時(shí)就進(jìn)行全流程可測(cè)性設(shè)計(jì)（DFT）及診斷，優(yōu)化架構(gòu)，解決內(nèi)存訪問(wèn)速度的限制等問(wèn)題。”吳曉忠表示。合見(jiàn)工軟具有完備的DFT設(shè)計(jì)以及診斷方案。比如在針對(duì)傳統(tǒng)單Die測(cè)試方案中，就包括了先進(jìn)的IJTAG協(xié)議，自動(dòng)化的Shell Flow，統(tǒng)一的數(shù)據(jù)庫(kù)UTDB管理工具，自動(dòng)化的版圖級(jí)診斷分析工具。在針對(duì)Multi-Die測(cè)試方案中，包括基于1149.1 TAP的串行控制機(jī)制；Die Wrapper Register，支持對(duì)內(nèi)對(duì)外測(cè)試；以及即將推出的Flexible Parallel Port(FPP)——IEEE1838等。
 
　　以合見(jiàn)工軟9月份最新推出的國(guó)產(chǎn)自主知識(shí)產(chǎn)權(quán)的可測(cè)性設(shè)計(jì)（DFT）全流程平臺(tái)UniVista Tespert為例。該平臺(tái)集成了一系列高效工具，其中頗具代表性地集成了高效的存儲(chǔ)單元內(nèi)建自測(cè)試軟件工具UniVista Tespert MBIST，可以有效提高測(cè)試設(shè)置的效率和可靠性，有助于芯片公司進(jìn)行架構(gòu)優(yōu)化，解決內(nèi)存訪問(wèn)速度的限制問(wèn)題。
 
　　系統(tǒng)級(jí)EDA解決方案改善能耗問(wèn)題
 
　　智算時(shí)代的產(chǎn)品設(shè)計(jì)越來(lái)越需要從系統(tǒng)角度考慮問(wèn)題，相關(guān)產(chǎn)品如板卡、服務(wù)器、網(wǎng)絡(luò)設(shè)備的復(fù)雜度不斷增加，設(shè)計(jì)規(guī)模大、可靠性要求高、周期時(shí)間短、布線規(guī)則復(fù)雜。而且隨著計(jì)算規(guī)模的擴(kuò)大，能耗問(wèn)題也日益突出，能耗墻成為橫亙?cè)谒性O(shè)計(jì)者面前的一大挑戰(zhàn)。需要從架構(gòu)優(yōu)化、系統(tǒng)及封裝級(jí)優(yōu)化等層級(jí)進(jìn)行改善，這對(duì)更高性能、更緊湊、更可靠的PCB設(shè)計(jì)與先進(jìn)封裝提出了更高要求。
 
　　針對(duì)這一趨勢(shì)，合見(jiàn)工軟推出新一代電子系統(tǒng)設(shè)計(jì)平臺(tái)UniVista Archer，作為自主知識(shí)產(chǎn)權(quán)的國(guó)產(chǎn)首款高端大規(guī)模PCB設(shè)計(jì)平臺(tái)，可以滿足日益復(fù)雜的電子系統(tǒng)設(shè)計(jì)需求，解決高速、多層PCB設(shè)計(jì)中帶來(lái)的設(shè)計(jì)與仿真挑戰(zhàn)。
 
　　吳曉忠指出：“UniVista Archer平臺(tái)包括兩款產(chǎn)品：一體化PCB設(shè)計(jì)環(huán)境的Archer PCB和板級(jí)系統(tǒng)電路原理設(shè)計(jì)輸入環(huán)境的Archer Schematic。采用全新的先進(jìn)數(shù)據(jù)架構(gòu)，部分產(chǎn)品性能大幅提升，能夠精準(zhǔn)洞察用戶的需求習(xí)慣，大幅提升用戶體驗(yàn)，滿足用戶的復(fù)雜功能需求，為現(xiàn)代復(fù)雜電子系統(tǒng)提供一體化的智能設(shè)計(jì)環(huán)境。而封裝與系統(tǒng)級(jí)需求的改善能夠有效緩解因計(jì)算規(guī)模擴(kuò)大而導(dǎo)致的能耗問(wèn)題。”
 
　　完整IP產(chǎn)品支持高速互聯(lián)設(shè)計(jì)
 
　　智算時(shí)代對(duì)高速互聯(lián)技術(shù)產(chǎn)品提出更高要求，如高性能以太網(wǎng)RDMA、UCIe、HBM等，不僅體現(xiàn)在傳輸速度上，更在于如何實(shí)現(xiàn)更低延遲、更高效率、更強(qiáng)可擴(kuò)展性的全面互聯(lián)，以滿足日益復(fù)雜的數(shù)據(jù)處理和推理需求。
 
　　合見(jiàn)工軟擁有豐富的IP產(chǎn)品可以支持智算高速互聯(lián)的需求，日前推出五款具有自主知識(shí)產(chǎn)權(quán)高速接口IP解決方案，包括高性能的網(wǎng)絡(luò)IP、存儲(chǔ)IP及Chiplet接口IP解決方案等，可應(yīng)對(duì)智算時(shí)代所帶來(lái)的網(wǎng)絡(luò)互聯(lián)、先進(jìn)封裝的互聯(lián)集成、高數(shù)據(jù)吞吐量等諸多挑戰(zhàn)。
 
　　以合見(jiàn)工軟的智算網(wǎng)絡(luò)IP解決方案UniVista RDMA IP為例，其可支持200G、400G帶寬的完整RoCEv2傳輸層、網(wǎng)絡(luò)層、鏈路層、物理編碼層，可幫助芯片設(shè)計(jì)人員實(shí)現(xiàn)快速的RDMA功能集成，解決智算芯片的高帶寬需求問(wèn)題，可廣泛應(yīng)用于AI、GPU、DPU等多類芯片設(shè)計(jì)中，相比于傳統(tǒng)25G/50G RDMA互聯(lián)方案，性能更領(lǐng)先。相關(guān)產(chǎn)品已實(shí)現(xiàn)在AI和GPU等領(lǐng)域的國(guó)內(nèi)頭部IC企業(yè)中的成功部署應(yīng)用?；诤弦?jiàn)工軟全場(chǎng)景驗(yàn)證硬件系統(tǒng)UniVista Unified Verification Hardware System（簡(jiǎn)稱“UVHS”）的400G RDMA組網(wǎng)驗(yàn)證平臺(tái)，在智算芯片上，現(xiàn)已成為國(guó)內(nèi)唯一已經(jīng)商用落地的RDMA IP及組網(wǎng)驗(yàn)證解決方案。
 
　　此外，作為Chiplet集成的關(guān)鍵標(biāo)準(zhǔn)之一，UCIe以開(kāi)放、靈活、高性能的設(shè)計(jì)框架為核心，實(shí)現(xiàn)了采用不同工藝和制程的芯粒之間的無(wú)縫互連和互通。合見(jiàn)工軟在今年已推出了下一代Chiplet集成創(chuàng)新的全國(guó)產(chǎn)UCIe IP解決方案UniVista UCIe IP，該IP產(chǎn)品已在智算、自動(dòng)駕駛、AI等領(lǐng)域的知名客戶的實(shí)際項(xiàng)目中得到廣泛應(yīng)用和驗(yàn)證，在真實(shí)場(chǎng)景中展現(xiàn)出卓越的性能表現(xiàn)和穩(wěn)定可靠的品質(zhì)。合見(jiàn)工軟UCIe IP先進(jìn)制程測(cè)試芯片現(xiàn)已成功流片，并在此次ICCAD-Expo展會(huì)上展出，該產(chǎn)品是IP領(lǐng)域第二個(gè)經(jīng)由硬件驗(yàn)證過(guò)的先進(jìn)制程UCIe IP產(chǎn)品。
 
　　針對(duì)智算時(shí)代的關(guān)鍵內(nèi)存器件之一的HBM（高帶寬內(nèi)存），合見(jiàn)工軟也在今年推出了加速存算一體化的全國(guó)產(chǎn)HBM3/E IP解決方案UniVista HBM3/E IP，其包括HBM3/E內(nèi)存控制器、物理層接口（PHY）和驗(yàn)證平臺(tái)，采用低功耗接口和創(chuàng)新的時(shí)鐘架構(gòu)，實(shí)現(xiàn)了更高的總體吞吐量和更優(yōu)的每瓦帶寬效率，可幫助芯片設(shè)計(jì)人員實(shí)現(xiàn)超小PHY面積的同時(shí)支持最高9.6 Gbps的數(shù)據(jù)速率，解決各類前沿應(yīng)用對(duì)數(shù)據(jù)吞吐量和訪問(wèn)延遲要求嚴(yán)苛的場(chǎng)景需求問(wèn)題，可廣泛應(yīng)用于以AI/機(jī)器學(xué)習(xí)應(yīng)用為代表的數(shù)據(jù)與計(jì)算密集型SoC等多類芯片設(shè)計(jì)中，已實(shí)現(xiàn)在AI/ML、數(shù)據(jù)中心和HPC等領(lǐng)域的國(guó)內(nèi)頭部IC企業(yè)中的成功部署應(yīng)用。
 
　　合見(jiàn)工軟志在為客戶提供可靠的先進(jìn)接口IP整體解決方案，幫助客戶解決在面對(duì)新的應(yīng)用場(chǎng)景和封裝形式時(shí)在接口實(shí)現(xiàn)和使用上的一系列挑戰(zhàn)。合見(jiàn)工軟在提供可靠解決方案之外，還對(duì)于部分協(xié)議進(jìn)行優(yōu)化，幫助客戶在使用標(biāo)準(zhǔn)接口時(shí)，獲得額外的場(chǎng)景便利性，助力用戶突破互聯(lián)限制。
 
　　在智算時(shí)代的浪潮中，合見(jiàn)工軟憑借其“EDA+IP+系統(tǒng)級(jí)”聯(lián)合解決方案，為國(guó)產(chǎn)智算芯片的設(shè)計(jì)提供了堅(jiān)實(shí)的基礎(chǔ)。未來(lái)，合見(jiàn)工軟將在自主創(chuàng)新與產(chǎn)業(yè)鏈協(xié)同的基礎(chǔ)上，繼續(xù)不斷發(fā)展完善智算工具，助力國(guó)產(chǎn)智算芯片核心競(jìng)爭(zhēng)力的提升。
 
　　關(guān)于合見(jiàn)工軟
 
　　上海合見(jiàn)工業(yè)軟件集團(tuán)有限公司（簡(jiǎn)稱“合見(jiàn)工軟”）作為自主創(chuàng)新的高性能工業(yè)軟件及解決方案提供商，以EDA（電子設(shè)計(jì)自動(dòng)化，Electronic Design Automation）領(lǐng)域?yàn)槭紫韧黄品较颍铝τ趲椭雽?dǎo)體芯片企業(yè)解決在創(chuàng)新與發(fā)展過(guò)程中所面臨的嚴(yán)峻挑戰(zhàn)和關(guān)鍵問(wèn)題，并成為他們值得信賴的合作伙伴。