【ZiDongHua之設計自動化收錄關鍵詞：合見工軟 集成電路 自動駕駛 AI 電子設計自動化】
 
　　合見工軟完整高速接口IP及IO Die方案支持眾多場景，助力智算芯片持續(xù)創(chuàng)新突破
 
　　12月11日-12日，上海集成電路2024年度產業(yè)發(fā)展論壇暨第三十屆集成電路設計業(yè)展覽會（ICCAD-Expo 2024）成功舉辦。在IP專題論壇上，合見工軟市場總監(jiān)崇華明發(fā)表了名為《高速接口IP及IO Die的整體解決方案助力智算芯片創(chuàng)新》的主題演講，深入介紹了智算芯片遇到的挑戰(zhàn)及合見工軟高速接口IP和IO Die的產品方案特性、應用場景和封裝仿真支持等。
 
 
　　▲合見工軟市場總監(jiān)崇華明
 
　　目前，在系統(tǒng)級摩爾定律（SysMoore）引領智算芯片技術進步的同時，廣度和斷點已成為芯片設計的難點痛點，而業(yè)界需要在設計、制造和封測各維度實現(xiàn)集體進階。對此，合見工軟提供的國產自主自研高性能接口IP和定制化完整解決方案，結合自身強大的EDA平臺優(yōu)勢，構筑軟硬件平臺結合的系統(tǒng)級技術服務，助力智算芯片企業(yè)實現(xiàn)持續(xù)地創(chuàng)新和突破。
 
　　助力智算芯片持續(xù)創(chuàng)新與突破
 
　　隨著智算芯片設計方法學從傳統(tǒng)的SoC設計演進到芯粒系統(tǒng)協(xié)同設計，智算芯片設計的復雜度和難度不斷提升，需要更多領域的設計經(jīng)驗才能保證一次流片的成功率。
 
　　崇華明表示，“目前，系統(tǒng)級摩爾定律（SysMoore）正在引領EDA和IP、設計、制造和封測等技術進步，但廣度和斷點是難點，這導致SoC廠商一次流片成功的壓力越來越大。”另外，智算芯片的創(chuàng)新對IP供應商也提出更多、更高的需求，對高速接口類IP而言，不僅需要種類齊全性能優(yōu)異，還需要在IO Die，協(xié)議兼容性、封裝兼容性等關鍵技術上有保障。
 
　　對此，崇華明指出，業(yè)界可以從系統(tǒng)協(xié)同設計、EDA和IP完整解決方案、穩(wěn)定可靠的制造供應鏈、封測建模和良率四大方面著手，力爭克服當前智算芯片遇到的各類挑戰(zhàn)。
 
　　首先，業(yè)界需要做好系統(tǒng)協(xié)同設計，其中包括Chiplet系統(tǒng)架構設計與驗證，即成本與性能、穩(wěn)定性之間的權衡；多芯粒互連設計；自頂向下的芯粒劃分和不同芯粒之間的時序分配；系統(tǒng)級功能驗證。此外，Chiplet中介層協(xié)同設計，系統(tǒng)級時序SignOff分析，電源和信號完整性、熱、機械應力等多物理場仿真以及2.5D/3D可測性設計也尤為重要。
 
　　其次，芯片設計在產業(yè)中起到“領頭羊”作用，EDA和IP則是必不可少以及需要系統(tǒng)性規(guī)劃的工具，包括EDA需提供多芯粒規(guī)劃與架構及驗證工具；系統(tǒng)級SignOff工具；2.5D/3D可測性設計工具等，而IP則需提供完整的多工藝平臺IP，支持廣泛顆粒和外設；完整的PHY和控制器方案；完整的協(xié)議支持，多封裝場景支持；IO Die和封裝設計，SIPI仿真支持等。
 
　　另外，在制造供應鏈穩(wěn)定可靠和封測建模及良率方面，均需要探索新架構2.5D/3D、CoWos-R/L/S，系統(tǒng)建模能力和準確度，以及大規(guī)模生產的良率提升等。
 
　　基于此，要克服智算芯片遇到的挑戰(zhàn)需要整個產業(yè)鏈上下游攜手共進。作為國內領先的高性能工業(yè)軟件及解決方案提供商，合見工軟高速接口IP及IO Die提供了創(chuàng)新解決方案，包括D2D應用的系統(tǒng)分析，應用于多種場景的IO Die產品，完整的PHY和控制器解決方案，以及各類封裝和仿真支持，從而保障互聯(lián)速度、穩(wěn)定性、芯粒供電和數(shù)據(jù)支持等。
 
　　通過提供國產自主自研的高性能接口IP和定制化解決方案，合見工軟結合自身強大的EDA平臺優(yōu)勢，構筑軟硬件平臺結合的系統(tǒng)級技術服務，助力智算芯片公司實現(xiàn)持續(xù)地創(chuàng)新和突破。
 
　　值得注意的是，崇華明講解時還展示了合見工軟與傳智驛芯共同開發(fā)的“NoC+UCIe整體解決方案”。合見工軟在接口IP領域擁有深厚的技術積淀，結合傳智驛芯的NoC Subsystem和TCLink等產品方案，雙方共同開發(fā)NoC+UCIe的Chiplet整體解決方案，幫助客戶更為早期就可以完整地評估系統(tǒng)架構方案。
 
　　完整IP產品支持眾多應用場景
 
　　為了應對智算時代的網(wǎng)絡互聯(lián)、先進封裝集成、高數(shù)據(jù)吞吐量等諸多挑戰(zhàn)，合見工軟已經(jīng)推出了多款高可靠性、高性能的網(wǎng)絡IP、存儲IP及D2D接口IP解決方案等，包括：針對芯粒(Chiplet)集成的關鍵標準UCIe解決方案UniVista UCIe IP；面對存儲接口，推出全國產Memory接口UniVista HBM3/E IP、UniVista DDR5 IP、UniVista LPDDR5 IP；為助力智算萬卡集群，推出智算網(wǎng)絡IP解決方案UniVista RDMA IP；面向網(wǎng)絡接口，推出以太網(wǎng)、靈活以太網(wǎng)(FlexE)、Interlaken等多種高速互聯(lián)接口控制器UniVista Ethernet Controller IP；以及推出全國產PCIe Gen5完整解決方案等。
 
 
　　▲合見工軟高性能IP產品總覽
 
　　現(xiàn)在，合見工軟的全國產UniVista UCIe IP已在智算、自動駕駛、AI等領域的知名客戶的實際項目中得到廣泛應用和驗證，在真實場景中展現(xiàn)出卓越的性能表現(xiàn)和穩(wěn)定可靠的品質。目前合見工軟UCIe IP先進制程測試芯片現(xiàn)已成功流片，并在此次ICCAD-Expo展會上展出。
 
 
　　在具體產品方案方面，據(jù)崇華明介紹稱，合見工軟高速接口IP-D2D解決方案采用超低延遲、超低功耗并可擴展PCIe/CXL協(xié)議層的設計，支持全協(xié)議棧的UCIe-SP，UCIe-AP和國內D2D協(xié)議；支持多種工藝，速度最高可達24Gbps。此外，其作為UCIe端到端的解決方案，支持FDI，AXI，CXS.B等接口，支持標準封裝和先進封裝，標準封裝模式可以無縫支持C2C應用。
 
　　進一步來看，合見工軟高速接口IP-D2D還支持多場景互連和諸多應用場景，具有增強的補償能力、抗干擾能力和De-skew能力，以及支持多工藝流片保證互連兼容性。
 
　　崇華明表示，“合見工軟的D2D應用的系統(tǒng)分析方案主要聚焦在Chiplet結構化設計，包括D2D總線接口的優(yōu)化設計，D2D+NOC的系統(tǒng)設計整體分析，HBM的IP整體解決方案，Chiplet的整體DFT和測試方案等。”
 
　　另外，合見工軟高速接口IP-HBM PHY和控制器解決方案也具備多重特性，包括支持多種工藝，最快支持9600Mbps；超低讀寫延遲，控制器可根據(jù)客戶讀寫Pattern定制化高效低延遲的設計；Deskew能力應對各種復雜場景設計；內置處理器，靈活支持多種Training算法；完整的DFT測試方案；自研HBM3控制器和PHY，廣泛支持業(yè)界的各種顆粒。
 
　　同時，合見工軟高速接口IP-DDR/LPDDR PHY和控制器解決方案同樣支持多種工藝，其中LPDDR4x/5/x最高可達8533Mbps，DDR4/5最高可達8800Mbps。該方案預先集成驗證的DDR/LPDDR控制器，PHY和IO的完整解決方案，采用全硬化的靈活交付方式，完整的SIPI分析方案，支持芯片調試和方便的調試軟件，以及廣泛兼容業(yè)界的各種顆粒。
 
　　合見工軟的完整PHY和控制器解決方案致力于為客戶提供合理的IP解決方案，包括可提供IP子系統(tǒng)多種工藝的低延遲D2D接口IP：UCIe-A，UCIe-S，UCIe-3D，國內D2D協(xié)議；存儲接口IP：HBM3E/3，DDR5/4，LPDDR5X/5/4X/4；以及多種網(wǎng)絡接口IP。
 
　　合見工軟高性能網(wǎng)絡IP Stack完整方案則由PAXI、RDMA和ENET構成，通過MUX邏輯，可對網(wǎng)絡端口進行不同應用的配置，方便多種芯片場景使用，最大程度節(jié)省芯片面積。
 
　　崇華明表示，“合見工軟高性能網(wǎng)絡IP解決方案優(yōu)勢主要體現(xiàn)在向下完全兼容以太網(wǎng)協(xié)議，部分特性超越UEC方案，以及已與產業(yè)界廣泛合作和使用。另外，其關鍵特性表現(xiàn)為具有更高的帶寬和利用率、靈活易使用的組網(wǎng)方式、更高的可靠性以及更低的延遲。”
 
　　應用擴展和封裝仿真成效明顯
 
　　隨著各類前沿高性能應用對算力、內存容量、存儲速度和高效互連等需求持續(xù)攀升，Chiplet集成技術的發(fā)展和迭代開辟了一條切實可行的路徑。而作為Chiplet集成的關鍵標準之一，UCIe以開放、靈活、高性能的設計框架為核心，實現(xiàn)了采用不同工藝和制程的芯粒之間的無縫互連和互通，可大幅降低同構和異構芯粒集成的設計復雜度，從而加速產品開發(fā)進程。
 
　　與此同時，IO Die是Chiplet架構中的重要組成部分，主要負責處理數(shù)據(jù)輸入和輸出功能。而針對不同的算力需求和應用場景，合見工軟基于在UCIe IP領域具備的深厚技術優(yōu)勢，開發(fā)出了針對不同領域層級的IO Die，從多維度助力智算芯片的創(chuàng)新與突破。
 
　　崇華明指出，“隨著客戶的需求越來越強烈，合見工軟高速接口IP-IO Die擴展了算力應用場景，開發(fā)出三種三款產品，即IO Die東坡、IO Die陳倉和IO Die棧道，實現(xiàn)了適用不同的算力應用場景，使設計人員能夠更加專注于各個芯粒的算力功能實現(xiàn)和性能優(yōu)化。”合見工軟的IO Die以及D2D IP等方案組合構筑起了具有競爭壁壘的領先優(yōu)勢。
 
　　在封裝和仿真支持方面，合見工軟高速接口IP的封裝設計主要為2D和2.5D封裝設計，支持20層Substrate，5層金屬、厚銅和DTC的硅中介層以及RDL Interposer，同時還可以進行先進封裝的SIPI和可生產性分析。崇華明稱，基于合見工軟提供的封裝參考設計，合見工軟高速接口IP-HBM，UCIe-AP，UCIe-SP等仿真和測試結果成效尤為明顯。
 
　　無論在IO Die擴展算力應用場景還是封裝設計和SIPI仿真分析方面，合見工軟高速接口IP不僅種類齊全性能優(yōu)異，在協(xié)議、封裝兼容性等關鍵技術上也均有保障。
 
　　崇華明總結道，隨著系統(tǒng)級摩爾定律（SysMoore）引領技術進步，廣度和斷點成為重要難點，這使得客戶一次流片成功的壓力越來越大，而且往往難以解決相關困難與挑戰(zhàn)。
 
　　對此，合見工軟高速接口IP及IO Die多方面助力智算芯片創(chuàng)新，包括完整的多工藝平臺IP（D2D IP,HBM,Ethernet,RDMA,PCIE/CXL,LPDDR/DDR），支持廣泛顆粒和外設；完整的PHY和控制器方案，解決兼容性問題；完整協(xié)議支持，多封裝場景支持；提供IO Die，擴展算力應用；提供封裝設計，SIPI仿真支持，為芯片設計保駕護航。
 
　　總體上，合見工軟自主知識產權的全國產高速接口IP解決方案是合見工軟更廣泛的EDA+IP產品戰(zhàn)略的重要組成，致力于提供高可靠、高性能的先進接口IP整體解決方案，幫助客戶解決在面對智算芯片新的應用場景和封裝形式時在接口實現(xiàn)和使用上的一系列挑戰(zhàn)，從而協(xié)同推動和賦能產業(yè)升級，乃至為國產智算芯片核心競爭力的進階不斷注入澎湃動力。
 
　
　　關于合見工軟
 
　　上海合見工業(yè)軟件集團有限公司（簡稱“合見工軟”）作為自主創(chuàng)新的高性能工業(yè)軟件及解決方案提供商，以EDA（電子設計自動化，Electronic Design Automation）領域為首先突破方向，致力于幫助半導體芯片企業(yè)解決在創(chuàng)新與發(fā)展過程中所面臨的嚴峻挑戰(zhàn)和關鍵問題，并成為他們值得信賴的合作伙伴。